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c8e5a33ae7
@ -155,7 +155,6 @@
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`define FFLAGS_REGNO 16'h0001
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`define FRM_REGNO 16'h0002
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||||
`define FCSR_REGNO 16'h0003
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||||
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// privileged/csrm
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`define MSTATUS_REGNO 16'h0300
|
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`define MISA_REGNO 16'h0301
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@ -199,9 +198,46 @@
|
||||
`define MIMPID_REGNO 16'h0F13
|
||||
`define MHARTID_REGNO 16'h0F14
|
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`define MCONFIGPTR_REGNO 16'h0F15
|
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// privileged/csr
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`define SIP_REGNO 16'h0144
|
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`define MIP_REGNO 16'h0344
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// privileged/csrc
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`define MHPMEVENTBASE_REGNO 16'h0320
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||||
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`define MHPMCOUNTERBASE_REGNO 16'h0B00
|
||||
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`define MHPMCOUNTERHBASE_REGNO 16'h0B80
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||||
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`define HPMCOUNTERBASE_REGNO 16'h0C00
|
||||
`define TIME_REGNO 16'h0C01
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||||
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||||
`define HPMCOUNTERHBASE_REGNO 16'h0C80
|
||||
`define TIMEH_REGNO 16'h0C81
|
||||
// privileged/csrs
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||||
`define SSTATUS_REGNO 16'h0100
|
||||
|
||||
`define SIE_REGNO 16'h0104
|
||||
`define STVEC_REGNO 16'h0105
|
||||
`define SCOUNTEREN_REGNO 16'h0106
|
||||
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||||
`define SENVCFG_REGNO 16'h010A
|
||||
|
||||
`define SSCRATCH_REGNO 16'h0140
|
||||
`define SEPC_REGNO 16'h0141
|
||||
`define SCAUSE_REGNO 16'h0142
|
||||
`define STVAL_REGNO 16'h0143
|
||||
`define SIP_REGNO 16'h0144
|
||||
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||||
`define STIMECMP_REGNO 16'h014D
|
||||
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||||
`define STIMECMPH_REGNO 16'h015D
|
||||
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||||
`define SATP_REGNO 16'h0180
|
||||
// privileged/csri
|
||||
`define SIE_REGNO 16'h0104
|
||||
`define SIP_REGNO 16'h0144
|
||||
`define MIE_REGNO 16'h0304
|
||||
`define MIP_REGNO 16'h0344
|
||||
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||||
// src/ieu/datapath
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||||
`define X0_REGNO 16'h1000
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@ -77,30 +77,42 @@ module rad import cvw::*; #(parameter cvw_t P) (
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||||
GPRegNo = 0;
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||||
FPRegNo = 0;
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case (Regno) inside
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[`USTATUS_REGNO:`UTVEC_REGNO],
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||||
[`USCRATCH_REGNO:`UIP_REGNO],
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||||
`SSTATUS_REGNO,
|
||||
[`SEDELEG_REGNO:`SCOUNTEREN_REGNO],
|
||||
[`SSCRATCH_REGNO:`SIP_REGNO],
|
||||
`SATP_REGNO,
|
||||
[`FFLAGS_REGNO:`FCSR_REGNO],
|
||||
[`MSTATUS_REGNO:`MCOUNTEREN_REGNO],
|
||||
[`MHPMEVENT3_REGNO:`MIP_REGNO],
|
||||
[`PMPCFG0_REGNO:`PMPCFG3_REGNO],
|
||||
[`PMPADDR0_REGNO:`PMPADDR15_REGNO],
|
||||
`MENVCFG_REGNO,
|
||||
`MSTATUSH_REGNO,
|
||||
`MENVCFGH_REGNO,
|
||||
`MCOUNTINHIBIT_REGNO,
|
||||
[`MSCRATCH_REGNO:`MIP_REGNO],
|
||||
[`PMPCFG0_REGNO:`PMPADDRF_REGNO], // TODO This is variable len (P.PA_BITS)?
|
||||
[`TSELECT_REGNO:`TDATA3_REGNO],
|
||||
[`DCSR_REGNO:`DPC_REGNO],
|
||||
`MCYCLE_REGNO,
|
||||
[`MINSTRET_REGNO:`MHPMCOUNTER31_REGNO],
|
||||
`MCYCLEH_REGNO,
|
||||
[`MINSTRETH_REGNO:`MHPMCOUNTER31H_REGNO] : begin
|
||||
`SIP_REGNO,
|
||||
`MIP_REGNO,
|
||||
`MHPMEVENTBASE_REGNO,
|
||||
`MHPMCOUNTERBASE_REGNO,
|
||||
`MHPMCOUNTERHBASE_REGNO,
|
||||
[`HPMCOUNTERBASE_REGNO:`TIME_REGNO],
|
||||
[`HPMCOUNTERHBASE_REGNO:`TIMEH_REGNO],
|
||||
`SSTATUS_REGNO,
|
||||
[`SIE_REGNO:`SCOUNTEREN_REGNO],
|
||||
`SENVCFG_REGNO,
|
||||
[`SSCRATCH_REGNO:`SIP_REGNO],
|
||||
`STIMECMP_REGNO,
|
||||
`STIMECMPH_REGNO,
|
||||
`SATP_REGNO,
|
||||
`SIE_REGNO,
|
||||
`SIP_REGNO,
|
||||
`MIE_REGNO,
|
||||
`MIP_REGNO : begin
|
||||
ShiftCount = P.XLEN - 1;
|
||||
CSRegNo = 1;
|
||||
RegReadOnly = 1; // TODO: eventually DCSR (any maybe others) will be RW
|
||||
end
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||||
[`CYCLE_REGNO:`HPMCOUNTER31_REGNO],
|
||||
[`CYCLEH_REGNO:`HPMCOUNTER31H_REGNO],
|
||||
[`MVENDORID_REGNO:`MHARTID_REGNO] : begin
|
||||
[`HPMCOUNTERBASE_REGNO:`TIME_REGNO],
|
||||
[`HPMCOUNTERHBASE_REGNO:`TIMEH_REGNO],
|
||||
[`MVENDORID_REGNO:`MCONFIGPTR_REGNO] : begin
|
||||
ShiftCount = P.XLEN - 1;
|
||||
CSRegNo = 1;
|
||||
RegReadOnly = 1;
|
||||
|
||||
@ -64,7 +64,7 @@ module fpu import cvw::*; #(parameter cvw_t P) (
|
||||
output logic [P.XLEN-1:0] FIntDivResultW, // Result from integer division (to IEU)
|
||||
// Debug scan chain
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||||
input logic DebugSel,
|
||||
input logic [4:0] RegAddr,
|
||||
input logic [4:0] DebugRegAddr,
|
||||
input logic DebugCapture,
|
||||
input logic DebugRegUpdate,
|
||||
input logic DebugScanEn,
|
||||
@ -206,8 +206,8 @@ module fpu import cvw::*; #(parameter cvw_t P) (
|
||||
.a4(WA1), .wd4(FResultWM),
|
||||
.rd1(FRD1D), .rd2(FRD2D), .rd3(FRD3D));
|
||||
assign FRegWriteWM = DebugSel ? DebugRegUpdate : FRegWriteW;
|
||||
assign RA1 = DebugSel ? RegAddr : InstrD[19:15];
|
||||
assign WA1 = DebugSel ? RegAddr : RdW;
|
||||
assign RA1 = DebugSel ? DebugRegAddr : InstrD[19:15];
|
||||
assign WA1 = DebugSel ? DebugRegAddr : RdW;
|
||||
assign FResultWM = DebugSel ? DebugFPRWriteD : FResultW;
|
||||
flopenrs #(P.FLEN) FPScanReg(.clk, .reset, .en(DebugCapture), .d(FRD1D), .q(DebugFPRWriteD), .scan(DebugScanEn), .scanin(DebugScanIn), .scanout(DebugScanOut));
|
||||
end else begin
|
||||
|
||||
@ -82,7 +82,7 @@ module datapath import cvw::*; #(parameter cvw_t P) (
|
||||
input logic GPRSel,
|
||||
input logic DebugCapture,
|
||||
input logic DebugRegUpdate,
|
||||
input logic [4:0] RegAddr,
|
||||
input logic [4:0] DebugRegAddr,
|
||||
input logic GPRScanIn,
|
||||
output logic GPRScanOut
|
||||
);
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||||
@ -120,8 +120,8 @@ module datapath import cvw::*; #(parameter cvw_t P) (
|
||||
if (P.DEBUG_SUPPORTED) begin
|
||||
regfile #(P.XLEN, P.E_SUPPORTED) regf(clk, reset, RegWriteWM, Rs1DM, Rs2D, RdWM, ResultWM, R1D, R2D);
|
||||
assign RegWriteWM = GPRSel ? DebugRegUpdate : RegWriteW;
|
||||
assign Rs1DM = GPRSel ? RegAddr : Rs1D;
|
||||
assign RdWM = GPRSel ? RegAddr : RdW;
|
||||
assign Rs1DM = GPRSel ? DebugRegAddr : Rs1D;
|
||||
assign RdWM = GPRSel ? DebugRegAddr : RdW;
|
||||
assign ResultWM = GPRSel ? DebugGPRWriteD : ResultW;
|
||||
flopenrs #(P.XLEN) GPScanReg(.clk, .reset, .en(DebugCapture), .d(R1D), .q(DebugGPRWriteD), .scan(DebugScanEn & GPRSel), .scanin(GPRScanIn), .scanout(GPRScanOut));
|
||||
end else begin
|
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||||
@ -89,7 +89,7 @@ module ieu import cvw::*; #(parameter cvw_t P) (
|
||||
output logic GPRScanOut,
|
||||
input logic DebugCapture,
|
||||
input logic DebugRegUpdate,
|
||||
input logic [4:0] RegAddr
|
||||
input logic [4:0] DebugRegAddr
|
||||
);
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||||
logic [2:0] ImmSrcD; // Select type of immediate extension
|
||||
@ -142,5 +142,5 @@ module ieu import cvw::*; #(parameter cvw_t P) (
|
||||
.StallM, .FlushM, .FWriteIntM, .FIntResM, .SrcAM, .WriteDataM, .FCvtIntW,
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||||
.StallW, .FlushW, .RegWriteW, .IntDivW, .SquashSCW, .ResultSrcW, .ReadDataW, .FCvtIntResW,
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||||
.CSRReadValW, .MDUResultW, .FIntDivResultW, .RdW, .DebugScanEn, .DebugScanIn(DSCR), .DebugScanOut,
|
||||
.MiscSel, .GPRSel, .DebugCapture, .DebugRegUpdate, .RegAddr, .GPRScanIn, .GPRScanOut);
|
||||
.MiscSel, .GPRSel, .DebugCapture, .DebugRegUpdate, .DebugRegAddr, .GPRScanIn, .GPRScanOut);
|
||||
endmodule
|
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