mirror of
https://github.com/openhwgroup/cvw
synced 2025-02-11 06:05:49 +00:00
port works, just need to add extra derived configs for k=8
This commit is contained in:
Kevin Kim
parent
9eb6395b28
commit
99f72b627d
@ -27,7 +27,9 @@ class bcolors:
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UNDERLINE = '\033[4m'
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UNDERLINE = '\033[4m'
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from collections import namedtuple
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from collections import namedtuple
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regressionDir = os.path.dirname(os.path.abspath(__file__))
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WALLY = os.environ.get('WALLY')
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regressionDir = WALLY + '/sim'
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os.chdir(regressionDir)
|
os.chdir(regressionDir)
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||||||
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||||||
coverage = '-coverage' in sys.argv
|
coverage = '-coverage' in sys.argv
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@ -309,6 +311,7 @@ if (nightly):
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# softfloat tests
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# softfloat tests
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if (softfloat):
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if (softfloat):
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testfloatsim = "questa" # change to Verilator when Issue #707 about testfloat not running Verilator is resolved
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configs = []
|
configs = []
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softfloatconfigs = [
|
softfloatconfigs = [
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"fdh_ieee_div_2_1_rv32gc", "fdh_ieee_div_2_1_rv64gc", "fdh_ieee_div_2_2_rv32gc",
|
"fdh_ieee_div_2_1_rv32gc", "fdh_ieee_div_2_1_rv64gc", "fdh_ieee_div_2_2_rv32gc",
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@ -381,6 +384,7 @@ if (softfloat):
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|||||||
# intdiv verification
|
# intdiv verification
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if (intdiv):
|
if (intdiv):
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configs = []
|
configs = []
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testfloatsim = "questa" # change to Verilator when Issue #707 about testfloat not running Verilator is resolved
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# ***NOTE add to this
|
# ***NOTE add to this
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intdivconfigs = [
|
intdivconfigs = [
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@ -441,29 +445,38 @@ if (intdiv):
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"f_ieee_div_4_1_rv32gc", "f_ieee_div_4_1_rv64gc", "f_ieee_div_4_2_rv32gc",
|
"f_ieee_div_4_1_rv32gc", "f_ieee_div_4_1_rv64gc", "f_ieee_div_4_2_rv32gc",
|
||||||
"f_ieee_div_4_2_rv64gc", "f_ieee_div_4_4_rv32gc", "f_ieee_div_4_4_rv64gc"
|
"f_ieee_div_4_2_rv64gc", "f_ieee_div_4_4_rv32gc", "f_ieee_div_4_4_rv64gc"
|
||||||
]
|
]
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||||||
|
|
||||||
for config in intdivconfigs:
|
for config in intdivconfigs:
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||||||
# fdivremsqrt test case
|
# fdivremsqrt test case
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||||||
|
name = "div_drsu"
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||||||
|
logname = WALLY + "/sim/" + testfloatsim + "/logs/"+config+"_"+name+".log"
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||||||
fdivremsqrttestcase = TestCase(
|
fdivremsqrttestcase = TestCase(
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||||||
name="fdivremsqrt",
|
name=name,
|
||||||
variant=config,
|
variant=config,
|
||||||
cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " fdivremsqrt \n!",
|
cmd="wsim --tb testbench_fp " + " " + config + " " + name + " > " + logname,
|
||||||
grepstr="All Tests completed with 0 errors"
|
grepstr="All Tests completed with 0 errors"
|
||||||
)
|
)
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||||||
configs.insert(0,fdivremsqrttestcase)
|
configs.insert(0,fdivremsqrttestcase)
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||||||
for config in nointdivconfigs:
|
for config in nointdivconfigs:
|
||||||
# div,sqrt test cases for no integer flavor of divider
|
# div,sqrt test cases for no integer flavor of divider
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||||||
|
|
||||||
|
name = "div_drsu"
|
||||||
|
logname = WALLY + "/sim/" + testfloatsim + "/logs/"+config+"_"+name+".log"
|
||||||
divtestcase = TestCase(
|
divtestcase = TestCase(
|
||||||
name="fdiv",
|
name=name,
|
||||||
variant=config,
|
variant=config,
|
||||||
cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " div_drsu \n!",
|
#cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " div_drsu \n!",
|
||||||
|
cmd="wsim --tb testbench_fp " + " " + config + " " + name + " > " + logname,
|
||||||
grepstr="All Tests completed with 0 errors"
|
grepstr="All Tests completed with 0 errors"
|
||||||
)
|
)
|
||||||
configs.insert(0,divtestcase)
|
configs.insert(0,divtestcase)
|
||||||
|
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||||||
|
name = "sqrt_drsu"
|
||||||
|
logname = WALLY + "/sim/" + testfloatsim + "/logs/"+config+"_"+name+".log"
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||||||
sqrttestcase = TestCase(
|
sqrttestcase = TestCase(
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||||||
name="fsqrt",
|
name=name,
|
||||||
variant=config,
|
variant=config,
|
||||||
cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " sqrt_drsu \n!",
|
#cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " sqrt_drsu \n!",
|
||||||
|
cmd="wsim --tb testbench_fp " + " " + config + " " + name + " > " + logname,
|
||||||
grepstr="All Tests completed with 0 errors"
|
grepstr="All Tests completed with 0 errors"
|
||||||
)
|
)
|
||||||
configs.insert(0,sqrttestcase)
|
configs.insert(0,sqrttestcase)
|
||||||
@ -477,8 +490,11 @@ def search_log_for_text(text, logfile):
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|||||||
return os.system(grepcmd) == 0
|
return os.system(grepcmd) == 0
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|
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||||||
def run_test_case(config):
|
def run_test_case(config):
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|
testfloatsim = "questa" # change to Verilator when Issue #707 about testfloat not running Verilator is resolved
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||||||
"""Run the given test case, and return 0 if the test suceeds and 1 if it fails"""
|
"""Run the given test case, and return 0 if the test suceeds and 1 if it fails"""
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||||||
logname = "logs/"+config.variant+"_"+config.name+".log"
|
#sim_logdir = WALLY+ "/sim/" + sim + "/logs/"
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||||||
|
logname = WALLY + "/sim/" + testfloatsim + "/logs/"+config.variant+"_"+config.name+".log"
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||||||
|
#logname = "logs/"+config.variant+"_"+config.name+".log"
|
||||||
cmd = config.cmd.format(logname)
|
cmd = config.cmd.format(logname)
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||||||
# print(cmd)
|
# print(cmd)
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||||||
os.chdir(regressionDir)
|
os.chdir(regressionDir)
|
||||||
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|||||||
@ -65,7 +65,6 @@
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|||||||
logic [P.DIVb+3:0] D; // Iterator Divisor
|
logic [P.DIVb+3:0] D; // Iterator Divisor
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||||||
logic [P.DIVb:0] FirstU, FirstUM; // Intermediate result values
|
logic [P.DIVb:0] FirstU, FirstUM; // Intermediate result values
|
||||||
logic [P.DIVb+1:0] FirstC; // Step tracker
|
logic [P.DIVb+1:0] FirstC; // Step tracker
|
||||||
logic Firstun; // Quotient selection
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||||||
logic WZeroE; // Early termination flag
|
logic WZeroE; // Early termination flag
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||||||
logic [P.DURLEN:0] CyclesE; // FSM cycles
|
logic [P.DURLEN:0] CyclesE; // FSM cycles
|
||||||
logic SpecialCaseM; // Divide by zero, square root of negative, etc.
|
logic SpecialCaseM; // Divide by zero, square root of negative, etc.
|
||||||
@ -96,11 +95,11 @@
|
|||||||
|
|
||||||
fdivsqrtiter #(P) fdivsqrtiter( // CSA Iterator
|
fdivsqrtiter #(P) fdivsqrtiter( // CSA Iterator
|
||||||
.clk, .IFDivStartE, .FDivBusyE, .SqrtE, .X, .D,
|
.clk, .IFDivStartE, .FDivBusyE, .SqrtE, .X, .D,
|
||||||
.FirstU, .FirstUM, .FirstC, .Firstun, .FirstWS(WS), .FirstWC(WC));
|
.FirstU, .FirstUM, .FirstC, .FirstWS(WS), .FirstWC(WC));
|
||||||
|
|
||||||
divremsqrtfdivsqrtpostproc #(P) fdivsqrtpostproc( // Postprocessor
|
divremsqrtfdivsqrtpostproc #(P) fdivsqrtpostproc( // Postprocessor
|
||||||
.clk, .reset, .StallM, .WS, .WC, .D, .FirstU, .FirstUM, .FirstC,
|
.clk, .reset, .StallM, .WS, .WC, .D, .FirstU, .FirstUM, .FirstC,
|
||||||
.SqrtE, .Firstun, .SqrtM, .SpecialCaseM,
|
.SqrtE, .SqrtM, .SpecialCaseM,
|
||||||
.UmM, .WZeroE, .DivStickyM,
|
.UmM, .WZeroE, .DivStickyM,
|
||||||
// Int-specific
|
// Int-specific
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||||||
.ALTBM, .AsM, .BsM, .BZeroM, .W64M, .RemOpM(Funct3M[1]), .AM,
|
.ALTBM, .AsM, .BsM, .BZeroM, .W64M, .RemOpM(Funct3M[1]), .AM,
|
||||||
|
|||||||
@ -3,7 +3,7 @@ module divremsqrtearlyterm import cvw::*; #(parameter cvw_t P) (
|
|||||||
input logic [P.DIVb+3:0] D, // Q4.DIVb
|
input logic [P.DIVb+3:0] D, // Q4.DIVb
|
||||||
input logic [P.DIVb:0] FirstUM, // U1.DIVb
|
input logic [P.DIVb:0] FirstUM, // U1.DIVb
|
||||||
input logic [P.DIVb+1:0] FirstC, // Q2.DIVb
|
input logic [P.DIVb+1:0] FirstC, // Q2.DIVb
|
||||||
input logic Firstun, SqrtE,
|
input logic SqrtE,
|
||||||
output logic WZeroE
|
output logic WZeroE
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||||||
);
|
);
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||||||
logic weq0E;
|
logic weq0E;
|
||||||
|
|||||||
@ -35,7 +35,7 @@ module divremsqrtfdivsqrtpostproc import cvw::*; #(parameter cvw_t P) (
|
|||||||
input logic [P.DIVb:0] FirstU, FirstUM, // U1.DIVb
|
input logic [P.DIVb:0] FirstU, FirstUM, // U1.DIVb
|
||||||
input logic [P.DIVb+1:0] FirstC, // Q2.DIVb
|
input logic [P.DIVb+1:0] FirstC, // Q2.DIVb
|
||||||
input logic SqrtE,
|
input logic SqrtE,
|
||||||
input logic Firstun, SqrtM, SpecialCaseM,
|
input logic SqrtM, SpecialCaseM,
|
||||||
input logic [P.XLEN-1:0] AM, // U/Q(XLEN.0)
|
input logic [P.XLEN-1:0] AM, // U/Q(XLEN.0)
|
||||||
input logic RemOpM, ALTBM, BZeroM, AsM, BsM, W64M, SIGNOVERFLOWM, ZeroDiffM, IntDivM,
|
input logic RemOpM, ALTBM, BZeroM, AsM, BsM, W64M, SIGNOVERFLOWM, ZeroDiffM, IntDivM,
|
||||||
input logic [P.DIVBLEN-1:0] IntNormShiftM,
|
input logic [P.DIVBLEN-1:0] IntNormShiftM,
|
||||||
@ -61,7 +61,7 @@ module divremsqrtfdivsqrtpostproc import cvw::*; #(parameter cvw_t P) (
|
|||||||
//////////////////////////
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||||||
// check for early termination on an exact result.
|
// check for early termination on an exact result.
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divremsqrtearlyterm #(P) earlyterm(.FirstC, .FirstUM, .D, .SqrtE, .WC, .WS,.Firstun, .WZeroE);
|
divremsqrtearlyterm #(P) earlyterm(.FirstC, .FirstUM, .D, .SqrtE, .WC, .WS, .WZeroE);
|
||||||
|
|
||||||
|
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||||||
//////////////////////////
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//////////////////////////
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||||||
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|||||||
File diff suppressed because it is too large
Load Diff
639
testbench/tests-fp.vh
Normal file
639
testbench/tests-fp.vh
Normal file
@ -0,0 +1,639 @@
|
|||||||
|
//////////////////////////////////////////
|
||||||
|
// tests0fo.vh
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//
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|
// Written: Katherine Parry 2022
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// Modified:
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// Purpose: List of floating-point tests to apply
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//
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|
// A component of the Wally configurable RISC-V project.
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//
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|
// Copyright (C) 2021-3 Harvey Mudd College & Oklahoma State University
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//
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|
// SPDX-License-Identifier: Apache-2.0 WITH SHL-2.1
|
||||||
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//
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||||||
|
// Licensed under the Solderpad Hardware License v 2.1 (the “License”); you may not use this file
|
||||||
|
// except in compliance with the License, or, at your option, the Apache License version 2.0. You
|
||||||
|
// may obtain a copy of the License at
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||||||
|
//
|
||||||
|
// https://solderpad.org/licenses/SHL-2.1/
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||||||
|
//
|
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|
// Unless required by applicable law or agreed to in writing, any work distributed under the
|
||||||
|
// License is distributed on an “AS IS” BASIS, WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND,
|
||||||
|
// either express or implied. See the License for the specific language governing permissions
|
||||||
|
// and limitations under the License.
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`define PATH "../../tests/fp/vectors/"
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`define ADD_OPCTRL 4'b0110
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`define MUL_OPCTRL 4'b0100
|
||||||
|
`define SUB_OPCTRL 4'b0111
|
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|
`define FMA_OPCTRL 4'b0000
|
||||||
|
`define DIV_OPCTRL 4'b0000
|
||||||
|
`define SQRT_OPCTRL 4'b0001
|
||||||
|
`define LE_OPCTRL 4'b0011
|
||||||
|
`define LT_OPCTRL 4'b0001
|
||||||
|
`define EQ_OPCTRL 4'b0010
|
||||||
|
`define TO_UI_OPCTRL 4'b0000
|
||||||
|
`define TO_I_OPCTRL 4'b0001
|
||||||
|
`define TO_UL_OPCTRL 4'b0010
|
||||||
|
`define TO_L_OPCTRL 4'b0011
|
||||||
|
`define FROM_UI_OPCTRL 4'b0100
|
||||||
|
`define FROM_I_OPCTRL 4'b0101
|
||||||
|
`define FROM_UL_OPCTRL 4'b0110
|
||||||
|
`define FROM_L_OPCTRL 4'b0111
|
||||||
|
`define INTREMU_OPCTRL 4'b1001
|
||||||
|
`define INTREM_OPCTRL 4'b1010
|
||||||
|
`define INTDIV_OPCTRL 4'b1011
|
||||||
|
`define INTDIVW_OPCTRL 4'b1100
|
||||||
|
`define INTDIVU_OPCTRL 4'b1101
|
||||||
|
`define INTREMW_OPCTRL 4'b1110
|
||||||
|
`define INTREMUW_OPCTRL 4'b1111
|
||||||
|
`define INTDIVUW_OPCTRL 4'b1000
|
||||||
|
`define RNE 3'b000
|
||||||
|
`define RZ 3'b001
|
||||||
|
`define RU 3'b011
|
||||||
|
`define RD 3'b010
|
||||||
|
`define RNM 3'b100
|
||||||
|
`define FMAUNIT 2
|
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|
`define DIVUNIT 1
|
||||||
|
`define CVTINTUNIT 0
|
||||||
|
`define CVTFPUNIT 4
|
||||||
|
`define CMPUNIT 3
|
||||||
|
`define DIVREMSQRTUNIT 5
|
||||||
|
`define INTDIVUNIT 6
|
||||||
|
|
||||||
|
string f16rv32cvtint[] = '{
|
||||||
|
"ui32_to_f16_rne.tv",
|
||||||
|
"ui32_to_f16_rz.tv",
|
||||||
|
"ui32_to_f16_ru.tv",
|
||||||
|
"ui32_to_f16_rd.tv",
|
||||||
|
"ui32_to_f16_rnm.tv",
|
||||||
|
"i32_to_f16_rne.tv",
|
||||||
|
"i32_to_f16_rz.tv",
|
||||||
|
"i32_to_f16_ru.tv",
|
||||||
|
"i32_to_f16_rd.tv",
|
||||||
|
"i32_to_f16_rnm.tv",
|
||||||
|
"f16_to_ui32_rne.tv",
|
||||||
|
"f16_to_ui32_rz.tv",
|
||||||
|
"f16_to_ui32_ru.tv",
|
||||||
|
"f16_to_ui32_rd.tv",
|
||||||
|
"f16_to_ui32_rnm.tv",
|
||||||
|
"f16_to_i32_rne.tv",
|
||||||
|
"f16_to_i32_rz.tv",
|
||||||
|
"f16_to_i32_ru.tv",
|
||||||
|
"f16_to_i32_rd.tv",
|
||||||
|
"f16_to_i32_rnm.tv"
|
||||||
|
};
|
||||||
|
|
||||||
|
string f16rv64cvtint[] = '{
|
||||||
|
"ui64_to_f16_rne.tv",
|
||||||
|
"ui64_to_f16_rz.tv",
|
||||||
|
"ui64_to_f16_ru.tv",
|
||||||
|
"ui64_to_f16_rd.tv",
|
||||||
|
"ui64_to_f16_rnm.tv",
|
||||||
|
"i64_to_f16_rne.tv",
|
||||||
|
"i64_to_f16_rz.tv",
|
||||||
|
"i64_to_f16_ru.tv",
|
||||||
|
"i64_to_f16_rd.tv",
|
||||||
|
"i64_to_f16_rnm.tv",
|
||||||
|
"f16_to_ui64_rne.tv",
|
||||||
|
"f16_to_ui64_rz.tv",
|
||||||
|
"f16_to_ui64_ru.tv",
|
||||||
|
"f16_to_ui64_rd.tv",
|
||||||
|
"f16_to_ui64_rnm.tv",
|
||||||
|
"f16_to_i64_rne.tv",
|
||||||
|
"f16_to_i64_rz.tv",
|
||||||
|
"f16_to_i64_ru.tv",
|
||||||
|
"f16_to_i64_rd.tv",
|
||||||
|
"f16_to_i64_rnm.tv"
|
||||||
|
};
|
||||||
|
|
||||||
|
string f32rv32cvtint[] = '{
|
||||||
|
"ui32_to_f32_rne.tv",
|
||||||
|
"ui32_to_f32_rz.tv",
|
||||||
|
"ui32_to_f32_ru.tv",
|
||||||
|
"ui32_to_f32_rd.tv",
|
||||||
|
"ui32_to_f32_rnm.tv",
|
||||||
|
"i32_to_f32_rne.tv",
|
||||||
|
"i32_to_f32_rz.tv",
|
||||||
|
"i32_to_f32_ru.tv",
|
||||||
|
"i32_to_f32_rd.tv",
|
||||||
|
"i32_to_f32_rnm.tv",
|
||||||
|
"f32_to_ui32_rne.tv",
|
||||||
|
"f32_to_ui32_rz.tv",
|
||||||
|
"f32_to_ui32_ru.tv",
|
||||||
|
"f32_to_ui32_rd.tv",
|
||||||
|
"f32_to_ui32_rnm.tv",
|
||||||
|
"f32_to_i32_rne.tv",
|
||||||
|
"f32_to_i32_rz.tv",
|
||||||
|
"f32_to_i32_ru.tv",
|
||||||
|
"f32_to_i32_rd.tv",
|
||||||
|
"f32_to_i32_rnm.tv"
|
||||||
|
};
|
||||||
|
|
||||||
|
string f32rv64cvtint[] = '{
|
||||||
|
"ui64_to_f32_rne.tv",
|
||||||
|
"ui64_to_f32_rz.tv",
|
||||||
|
"ui64_to_f32_ru.tv",
|
||||||
|
"ui64_to_f32_rd.tv",
|
||||||
|
"ui64_to_f32_rnm.tv",
|
||||||
|
"i64_to_f32_rne.tv",
|
||||||
|
"i64_to_f32_rz.tv",
|
||||||
|
"i64_to_f32_ru.tv",
|
||||||
|
"i64_to_f32_rd.tv",
|
||||||
|
"i64_to_f32_rnm.tv",
|
||||||
|
"f32_to_ui64_rne.tv",
|
||||||
|
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string f128f16cvt[] = '{
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string f128add[] = '{
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string f16sub[] = '{
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string f64sub[] = '{
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string f128sub[] = '{
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string f128mul[] = '{
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string f128div[] = '{
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string f16sqrt[] = '{
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string f32sqrt[] = '{
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string f64sqrt[] = '{
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string f128sqrt[] = '{
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string f16cmp[] = '{
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|
"f16_lt_rnm.tv"
|
||||||
|
};
|
||||||
|
|
||||||
|
string f32cmp[] = '{
|
||||||
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"f32_eq_rne.tv",
|
||||||
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"f32_eq_rz.tv",
|
||||||
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"f32_eq_ru.tv",
|
||||||
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"f32_eq_rd.tv",
|
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"f32_eq_rnm.tv",
|
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"f32_le_rne.tv",
|
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"f32_le_rz.tv",
|
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|
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"f32_le_rd.tv",
|
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"f32_le_rnm.tv",
|
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"f32_lt_rne.tv",
|
||||||
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"f32_lt_rz.tv",
|
||||||
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"f32_lt_ru.tv",
|
||||||
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"f32_lt_rd.tv",
|
||||||
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"f32_lt_rnm.tv"
|
||||||
|
};
|
||||||
|
|
||||||
|
string f64cmp[] = '{
|
||||||
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"f64_eq_rne.tv",
|
||||||
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"f64_eq_rz.tv",
|
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"f64_eq_ru.tv",
|
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"f64_eq_rd.tv",
|
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"f64_eq_rnm.tv",
|
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|
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"f64_le_rz.tv",
|
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"f64_le_ru.tv",
|
||||||
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"f64_le_rd.tv",
|
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"f64_le_rnm.tv",
|
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"f64_lt_rne.tv",
|
||||||
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"f64_lt_rz.tv",
|
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"f64_lt_ru.tv",
|
||||||
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"f64_lt_rd.tv",
|
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"f64_lt_rnm.tv"
|
||||||
|
};
|
||||||
|
|
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string f128cmp[] = '{
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"f128_eq_rne.tv",
|
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"f128_eq_rz.tv",
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|
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|
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|
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"f128_le_rne.tv",
|
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"f128_le_rz.tv",
|
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"f128_le_ru.tv",
|
||||||
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"f128_le_rd.tv",
|
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"f128_le_rnm.tv",
|
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"f128_lt_rne.tv",
|
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"f128_lt_rz.tv",
|
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"f128_lt_ru.tv",
|
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"f128_lt_rd.tv",
|
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|
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|
};
|
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|
|
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string f16fma[] = '{
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|
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string f32fma[] = '{
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|
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|
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|
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|
|
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string f64fma[] = '{
|
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"f64_mulAdd_rne.tv",
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|
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|
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|
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|
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string f128fma[] = '{
|
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"f128_mulAdd_rd.tv",
|
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|
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|
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|
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|
|
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|
string int64rem[] = '{
|
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"cvw_64_rem-01.tv"
|
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|
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|
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|
|
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string int64div[] = '{
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|
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|
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|
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string int64remu[] = '{
|
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|
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|
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|
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|
|
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string int64divu[] = '{
|
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"cvw_64_divu-01.tv"
|
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|
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|
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string int64remw[] = '{
|
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|
"cvw_64_remw-01.tv"
|
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|
};
|
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|
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string int64remuw[] = '{
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"cvw_64_remuw-01.tv"
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};
|
||||||
|
|
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string int64divuw[] = '{
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"cvw_64_divuw-01.tv"
|
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|
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|
|
||||||
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string int64divw[] = '{
|
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"cvw_64_divw-01.tv"
|
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|
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|
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|
|
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string int32rem[] = '{
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"cvw_32_rem-01.tv"
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|
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|
|
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string int32div[] = '{
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"cvw_32_div-01.tv"
|
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|
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|
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|
|
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string int32remu[] = '{
|
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"cvw_32_remu-01.tv"
|
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|
};
|
||||||
|
|
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string int32divu[] = '{
|
||||||
|
"cvw_32_divu-01.tv"
|
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};
|
||||||
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