mirror of
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port works, just need to add extra derived configs for k=8
This commit is contained in:
Kevin Kim
parent
9eb6395b28
commit
99f72b627d
@ -27,7 +27,9 @@ class bcolors:
|
||||
UNDERLINE = '\033[4m'
|
||||
|
||||
from collections import namedtuple
|
||||
regressionDir = os.path.dirname(os.path.abspath(__file__))
|
||||
|
||||
WALLY = os.environ.get('WALLY')
|
||||
regressionDir = WALLY + '/sim'
|
||||
os.chdir(regressionDir)
|
||||
|
||||
coverage = '-coverage' in sys.argv
|
||||
@ -309,6 +311,7 @@ if (nightly):
|
||||
|
||||
# softfloat tests
|
||||
if (softfloat):
|
||||
testfloatsim = "questa" # change to Verilator when Issue #707 about testfloat not running Verilator is resolved
|
||||
configs = []
|
||||
softfloatconfigs = [
|
||||
"fdh_ieee_div_2_1_rv32gc", "fdh_ieee_div_2_1_rv64gc", "fdh_ieee_div_2_2_rv32gc",
|
||||
@ -381,6 +384,7 @@ if (softfloat):
|
||||
# intdiv verification
|
||||
if (intdiv):
|
||||
configs = []
|
||||
testfloatsim = "questa" # change to Verilator when Issue #707 about testfloat not running Verilator is resolved
|
||||
# ***NOTE add to this
|
||||
|
||||
intdivconfigs = [
|
||||
@ -441,29 +445,38 @@ if (intdiv):
|
||||
"f_ieee_div_4_1_rv32gc", "f_ieee_div_4_1_rv64gc", "f_ieee_div_4_2_rv32gc",
|
||||
"f_ieee_div_4_2_rv64gc", "f_ieee_div_4_4_rv32gc", "f_ieee_div_4_4_rv64gc"
|
||||
]
|
||||
|
||||
for config in intdivconfigs:
|
||||
# fdivremsqrt test case
|
||||
name = "div_drsu"
|
||||
logname = WALLY + "/sim/" + testfloatsim + "/logs/"+config+"_"+name+".log"
|
||||
fdivremsqrttestcase = TestCase(
|
||||
name="fdivremsqrt",
|
||||
name=name,
|
||||
variant=config,
|
||||
cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " fdivremsqrt \n!",
|
||||
cmd="wsim --tb testbench_fp " + " " + config + " " + name + " > " + logname,
|
||||
grepstr="All Tests completed with 0 errors"
|
||||
)
|
||||
configs.insert(0,fdivremsqrttestcase)
|
||||
for config in nointdivconfigs:
|
||||
# div,sqrt test cases for no integer flavor of divider
|
||||
|
||||
name = "div_drsu"
|
||||
logname = WALLY + "/sim/" + testfloatsim + "/logs/"+config+"_"+name+".log"
|
||||
divtestcase = TestCase(
|
||||
name="fdiv",
|
||||
name=name,
|
||||
variant=config,
|
||||
cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " div_drsu \n!",
|
||||
#cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " div_drsu \n!",
|
||||
cmd="wsim --tb testbench_fp " + " " + config + " " + name + " > " + logname,
|
||||
grepstr="All Tests completed with 0 errors"
|
||||
)
|
||||
configs.insert(0,divtestcase)
|
||||
|
||||
name = "sqrt_drsu"
|
||||
logname = WALLY + "/sim/" + testfloatsim + "/logs/"+config+"_"+name+".log"
|
||||
sqrttestcase = TestCase(
|
||||
name="fsqrt",
|
||||
name=name,
|
||||
variant=config,
|
||||
cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " sqrt_drsu \n!",
|
||||
#cmd="vsim > {} -c <<!\ndo testfloat-batch.do " + config + " sqrt_drsu \n!",
|
||||
cmd="wsim --tb testbench_fp " + " " + config + " " + name + " > " + logname,
|
||||
grepstr="All Tests completed with 0 errors"
|
||||
)
|
||||
configs.insert(0,sqrttestcase)
|
||||
@ -477,8 +490,11 @@ def search_log_for_text(text, logfile):
|
||||
return os.system(grepcmd) == 0
|
||||
|
||||
def run_test_case(config):
|
||||
testfloatsim = "questa" # change to Verilator when Issue #707 about testfloat not running Verilator is resolved
|
||||
"""Run the given test case, and return 0 if the test suceeds and 1 if it fails"""
|
||||
logname = "logs/"+config.variant+"_"+config.name+".log"
|
||||
#sim_logdir = WALLY+ "/sim/" + sim + "/logs/"
|
||||
logname = WALLY + "/sim/" + testfloatsim + "/logs/"+config.variant+"_"+config.name+".log"
|
||||
#logname = "logs/"+config.variant+"_"+config.name+".log"
|
||||
cmd = config.cmd.format(logname)
|
||||
# print(cmd)
|
||||
os.chdir(regressionDir)
|
||||
|
||||
@ -65,7 +65,6 @@
|
||||
logic [P.DIVb+3:0] D; // Iterator Divisor
|
||||
logic [P.DIVb:0] FirstU, FirstUM; // Intermediate result values
|
||||
logic [P.DIVb+1:0] FirstC; // Step tracker
|
||||
logic Firstun; // Quotient selection
|
||||
logic WZeroE; // Early termination flag
|
||||
logic [P.DURLEN:0] CyclesE; // FSM cycles
|
||||
logic SpecialCaseM; // Divide by zero, square root of negative, etc.
|
||||
@ -96,11 +95,11 @@
|
||||
|
||||
fdivsqrtiter #(P) fdivsqrtiter( // CSA Iterator
|
||||
.clk, .IFDivStartE, .FDivBusyE, .SqrtE, .X, .D,
|
||||
.FirstU, .FirstUM, .FirstC, .Firstun, .FirstWS(WS), .FirstWC(WC));
|
||||
.FirstU, .FirstUM, .FirstC, .FirstWS(WS), .FirstWC(WC));
|
||||
|
||||
divremsqrtfdivsqrtpostproc #(P) fdivsqrtpostproc( // Postprocessor
|
||||
.clk, .reset, .StallM, .WS, .WC, .D, .FirstU, .FirstUM, .FirstC,
|
||||
.SqrtE, .Firstun, .SqrtM, .SpecialCaseM,
|
||||
.SqrtE, .SqrtM, .SpecialCaseM,
|
||||
.UmM, .WZeroE, .DivStickyM,
|
||||
// Int-specific
|
||||
.ALTBM, .AsM, .BsM, .BZeroM, .W64M, .RemOpM(Funct3M[1]), .AM,
|
||||
|
||||
@ -3,7 +3,7 @@ module divremsqrtearlyterm import cvw::*; #(parameter cvw_t P) (
|
||||
input logic [P.DIVb+3:0] D, // Q4.DIVb
|
||||
input logic [P.DIVb:0] FirstUM, // U1.DIVb
|
||||
input logic [P.DIVb+1:0] FirstC, // Q2.DIVb
|
||||
input logic Firstun, SqrtE,
|
||||
input logic SqrtE,
|
||||
output logic WZeroE
|
||||
);
|
||||
logic weq0E;
|
||||
|
||||
@ -35,7 +35,7 @@ module divremsqrtfdivsqrtpostproc import cvw::*; #(parameter cvw_t P) (
|
||||
input logic [P.DIVb:0] FirstU, FirstUM, // U1.DIVb
|
||||
input logic [P.DIVb+1:0] FirstC, // Q2.DIVb
|
||||
input logic SqrtE,
|
||||
input logic Firstun, SqrtM, SpecialCaseM,
|
||||
input logic SqrtM, SpecialCaseM,
|
||||
input logic [P.XLEN-1:0] AM, // U/Q(XLEN.0)
|
||||
input logic RemOpM, ALTBM, BZeroM, AsM, BsM, W64M, SIGNOVERFLOWM, ZeroDiffM, IntDivM,
|
||||
input logic [P.DIVBLEN-1:0] IntNormShiftM,
|
||||
@ -61,7 +61,7 @@ module divremsqrtfdivsqrtpostproc import cvw::*; #(parameter cvw_t P) (
|
||||
//////////////////////////
|
||||
|
||||
// check for early termination on an exact result.
|
||||
divremsqrtearlyterm #(P) earlyterm(.FirstC, .FirstUM, .D, .SqrtE, .WC, .WS,.Firstun, .WZeroE);
|
||||
divremsqrtearlyterm #(P) earlyterm(.FirstC, .FirstUM, .D, .SqrtE, .WC, .WS, .WZeroE);
|
||||
|
||||
|
||||
//////////////////////////
|
||||
|
||||
File diff suppressed because it is too large
Load Diff
639
testbench/tests-fp.vh
Normal file
639
testbench/tests-fp.vh
Normal file
@ -0,0 +1,639 @@
|
||||
//////////////////////////////////////////
|
||||
// tests0fo.vh
|
||||
//
|
||||
// Written: Katherine Parry 2022
|
||||
// Modified:
|
||||
//
|
||||
// Purpose: List of floating-point tests to apply
|
||||
//
|
||||
// A component of the Wally configurable RISC-V project.
|
||||
//
|
||||
// Copyright (C) 2021-3 Harvey Mudd College & Oklahoma State University
|
||||
//
|
||||
// SPDX-License-Identifier: Apache-2.0 WITH SHL-2.1
|
||||
//
|
||||
// Licensed under the Solderpad Hardware License v 2.1 (the “License”); you may not use this file
|
||||
// except in compliance with the License, or, at your option, the Apache License version 2.0. You
|
||||
// may obtain a copy of the License at
|
||||
//
|
||||
// https://solderpad.org/licenses/SHL-2.1/
|
||||
//
|
||||
// Unless required by applicable law or agreed to in writing, any work distributed under the
|
||||
// License is distributed on an “AS IS” BASIS, WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND,
|
||||
// either express or implied. See the License for the specific language governing permissions
|
||||
// and limitations under the License.
|
||||
////////////////////////////////////////////////////////////////////////////////////////////////
|
||||
|
||||
`define PATH "../../tests/fp/vectors/"
|
||||
`define ADD_OPCTRL 4'b0110
|
||||
`define MUL_OPCTRL 4'b0100
|
||||
`define SUB_OPCTRL 4'b0111
|
||||
`define FMA_OPCTRL 4'b0000
|
||||
`define DIV_OPCTRL 4'b0000
|
||||
`define SQRT_OPCTRL 4'b0001
|
||||
`define LE_OPCTRL 4'b0011
|
||||
`define LT_OPCTRL 4'b0001
|
||||
`define EQ_OPCTRL 4'b0010
|
||||
`define TO_UI_OPCTRL 4'b0000
|
||||
`define TO_I_OPCTRL 4'b0001
|
||||
`define TO_UL_OPCTRL 4'b0010
|
||||
`define TO_L_OPCTRL 4'b0011
|
||||
`define FROM_UI_OPCTRL 4'b0100
|
||||
`define FROM_I_OPCTRL 4'b0101
|
||||
`define FROM_UL_OPCTRL 4'b0110
|
||||
`define FROM_L_OPCTRL 4'b0111
|
||||
`define INTREMU_OPCTRL 4'b1001
|
||||
`define INTREM_OPCTRL 4'b1010
|
||||
`define INTDIV_OPCTRL 4'b1011
|
||||
`define INTDIVW_OPCTRL 4'b1100
|
||||
`define INTDIVU_OPCTRL 4'b1101
|
||||
`define INTREMW_OPCTRL 4'b1110
|
||||
`define INTREMUW_OPCTRL 4'b1111
|
||||
`define INTDIVUW_OPCTRL 4'b1000
|
||||
`define RNE 3'b000
|
||||
`define RZ 3'b001
|
||||
`define RU 3'b011
|
||||
`define RD 3'b010
|
||||
`define RNM 3'b100
|
||||
`define FMAUNIT 2
|
||||
`define DIVUNIT 1
|
||||
`define CVTINTUNIT 0
|
||||
`define CVTFPUNIT 4
|
||||
`define CMPUNIT 3
|
||||
`define DIVREMSQRTUNIT 5
|
||||
`define INTDIVUNIT 6
|
||||
|
||||
string f16rv32cvtint[] = '{
|
||||
"ui32_to_f16_rne.tv",
|
||||
"ui32_to_f16_rz.tv",
|
||||
"ui32_to_f16_ru.tv",
|
||||
"ui32_to_f16_rd.tv",
|
||||
"ui32_to_f16_rnm.tv",
|
||||
"i32_to_f16_rne.tv",
|
||||
"i32_to_f16_rz.tv",
|
||||
"i32_to_f16_ru.tv",
|
||||
"i32_to_f16_rd.tv",
|
||||
"i32_to_f16_rnm.tv",
|
||||
"f16_to_ui32_rne.tv",
|
||||
"f16_to_ui32_rz.tv",
|
||||
"f16_to_ui32_ru.tv",
|
||||
"f16_to_ui32_rd.tv",
|
||||
"f16_to_ui32_rnm.tv",
|
||||
"f16_to_i32_rne.tv",
|
||||
"f16_to_i32_rz.tv",
|
||||
"f16_to_i32_ru.tv",
|
||||
"f16_to_i32_rd.tv",
|
||||
"f16_to_i32_rnm.tv"
|
||||
};
|
||||
|
||||
string f16rv64cvtint[] = '{
|
||||
"ui64_to_f16_rne.tv",
|
||||
"ui64_to_f16_rz.tv",
|
||||
"ui64_to_f16_ru.tv",
|
||||
"ui64_to_f16_rd.tv",
|
||||
"ui64_to_f16_rnm.tv",
|
||||
"i64_to_f16_rne.tv",
|
||||
"i64_to_f16_rz.tv",
|
||||
"i64_to_f16_ru.tv",
|
||||
"i64_to_f16_rd.tv",
|
||||
"i64_to_f16_rnm.tv",
|
||||
"f16_to_ui64_rne.tv",
|
||||
"f16_to_ui64_rz.tv",
|
||||
"f16_to_ui64_ru.tv",
|
||||
"f16_to_ui64_rd.tv",
|
||||
"f16_to_ui64_rnm.tv",
|
||||
"f16_to_i64_rne.tv",
|
||||
"f16_to_i64_rz.tv",
|
||||
"f16_to_i64_ru.tv",
|
||||
"f16_to_i64_rd.tv",
|
||||
"f16_to_i64_rnm.tv"
|
||||
};
|
||||
|
||||
string f32rv32cvtint[] = '{
|
||||
"ui32_to_f32_rne.tv",
|
||||
"ui32_to_f32_rz.tv",
|
||||
"ui32_to_f32_ru.tv",
|
||||
"ui32_to_f32_rd.tv",
|
||||
"ui32_to_f32_rnm.tv",
|
||||
"i32_to_f32_rne.tv",
|
||||
"i32_to_f32_rz.tv",
|
||||
"i32_to_f32_ru.tv",
|
||||
"i32_to_f32_rd.tv",
|
||||
"i32_to_f32_rnm.tv",
|
||||
"f32_to_ui32_rne.tv",
|
||||
"f32_to_ui32_rz.tv",
|
||||
"f32_to_ui32_ru.tv",
|
||||
"f32_to_ui32_rd.tv",
|
||||
"f32_to_ui32_rnm.tv",
|
||||
"f32_to_i32_rne.tv",
|
||||
"f32_to_i32_rz.tv",
|
||||
"f32_to_i32_ru.tv",
|
||||
"f32_to_i32_rd.tv",
|
||||
"f32_to_i32_rnm.tv"
|
||||
};
|
||||
|
||||
string f32rv64cvtint[] = '{
|
||||
"ui64_to_f32_rne.tv",
|
||||
"ui64_to_f32_rz.tv",
|
||||
"ui64_to_f32_ru.tv",
|
||||
"ui64_to_f32_rd.tv",
|
||||
"ui64_to_f32_rnm.tv",
|
||||
"i64_to_f32_rne.tv",
|
||||
"i64_to_f32_rz.tv",
|
||||
"i64_to_f32_ru.tv",
|
||||
"i64_to_f32_rd.tv",
|
||||
"i64_to_f32_rnm.tv",
|
||||
"f32_to_ui64_rne.tv",
|
||||
"f32_to_ui64_rz.tv",
|
||||
"f32_to_ui64_ru.tv",
|
||||
"f32_to_ui64_rd.tv",
|
||||
"f32_to_ui64_rnm.tv",
|
||||
"f32_to_i64_rne.tv",
|
||||
"f32_to_i64_rz.tv",
|
||||
"f32_to_i64_ru.tv",
|
||||
"f32_to_i64_rd.tv",
|
||||
"f32_to_i64_rnm.tv"
|
||||
};
|
||||
|
||||
|
||||
string f64rv32cvtint[] = '{
|
||||
"ui32_to_f64_rne.tv",
|
||||
"ui32_to_f64_rz.tv",
|
||||
"ui32_to_f64_ru.tv",
|
||||
"ui32_to_f64_rd.tv",
|
||||
"ui32_to_f64_rnm.tv",
|
||||
"i32_to_f64_rne.tv",
|
||||
"i32_to_f64_rz.tv",
|
||||
"i32_to_f64_ru.tv",
|
||||
"i32_to_f64_rd.tv",
|
||||
"i32_to_f64_rnm.tv",
|
||||
"f64_to_ui32_rne.tv",
|
||||
"f64_to_ui32_rz.tv",
|
||||
"f64_to_ui32_ru.tv",
|
||||
"f64_to_ui32_rd.tv",
|
||||
"f64_to_ui32_rnm.tv",
|
||||
"f64_to_i32_rne.tv",
|
||||
"f64_to_i32_rz.tv",
|
||||
"f64_to_i32_ru.tv",
|
||||
"f64_to_i32_rd.tv",
|
||||
"f64_to_i32_rnm.tv"
|
||||
};
|
||||
|
||||
string f64rv64cvtint[] = '{
|
||||
"ui64_to_f64_rne.tv",
|
||||
"ui64_to_f64_rz.tv",
|
||||
"ui64_to_f64_ru.tv",
|
||||
"ui64_to_f64_rd.tv",
|
||||
"ui64_to_f64_rnm.tv",
|
||||
"i64_to_f64_rne.tv",
|
||||
"i64_to_f64_rz.tv",
|
||||
"i64_to_f64_ru.tv",
|
||||
"i64_to_f64_rd.tv",
|
||||
"i64_to_f64_rnm.tv",
|
||||
"f64_to_ui64_rne.tv",
|
||||
"f64_to_ui64_rz.tv",
|
||||
"f64_to_ui64_ru.tv",
|
||||
"f64_to_ui64_rd.tv",
|
||||
"f64_to_ui64_rnm.tv",
|
||||
"f64_to_i64_rne.tv",
|
||||
"f64_to_i64_rz.tv",
|
||||
"f64_to_i64_ru.tv",
|
||||
"f64_to_i64_rd.tv",
|
||||
"f64_to_i64_rnm.tv"
|
||||
};
|
||||
|
||||
string f128rv64cvtint[] = '{
|
||||
"ui64_to_f128_rne.tv",
|
||||
"ui64_to_f128_rz.tv",
|
||||
"ui64_to_f128_ru.tv",
|
||||
"ui64_to_f128_rd.tv",
|
||||
"ui64_to_f128_rnm.tv",
|
||||
"i64_to_f128_rne.tv",
|
||||
"i64_to_f128_rz.tv",
|
||||
"i64_to_f128_ru.tv",
|
||||
"i64_to_f128_rd.tv",
|
||||
"i64_to_f128_rnm.tv",
|
||||
"f128_to_ui64_rne.tv",
|
||||
"f128_to_ui64_rz.tv",
|
||||
"f128_to_ui64_ru.tv",
|
||||
"f128_to_ui64_rd.tv",
|
||||
"f128_to_ui64_rnm.tv",
|
||||
"f128_to_i64_rne.tv",
|
||||
"f128_to_i64_rz.tv",
|
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"f128_to_i64_ru.tv",
|
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"f128_to_i64_rd.tv",
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"f128_to_i64_rnm.tv"
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|
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|
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string f128rv32cvtint[] = '{
|
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|
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|
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|
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|
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string f32f16cvt[] = '{
|
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|
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|
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|
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|
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|
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|
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string f64f16cvt[] = '{
|
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|
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|
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|
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|
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|
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"f16_to_f64_rnm.tv"
|
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|
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|
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string f128f16cvt[] = '{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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string f64f32cvt[] = '{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"f32_to_f64_rnm.tv"
|
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};
|
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|
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string f128f32cvt[] = '{
|
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|
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|
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|
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|
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|
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"f32_to_f128_rd.tv",
|
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"f32_to_f128_rnm.tv"
|
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|
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|
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string f128f64cvt[] = '{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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string f16add[] = '{
|
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|
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|
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|
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|
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|
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|
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string f32add[] = '{
|
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|
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|
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|
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|
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|
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|
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|
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string f64add[] = '{
|
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|
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|
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|
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|
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|
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|
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|
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string f128add[] = '{
|
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|
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|
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|
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|
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|
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string f16sub[] = '{
|
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|
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|
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|
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|
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|
||||
|
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string f32sub[] = '{
|
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|
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|
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|
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|
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|
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|
||||
|
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string f64sub[] = '{
|
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|
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|
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|
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|
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|
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|
||||
|
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string f128sub[] = '{
|
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|
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|
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"f128_sub_ru.tv",
|
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"f128_sub_rd.tv",
|
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"f128_sub_rnm.tv"
|
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|
||||
|
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string f16mul[] = '{
|
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|
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|
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|
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"f16_mul_rd.tv",
|
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"f16_mul_rnm.tv"
|
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|
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|
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string f32mul[] = '{
|
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|
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|
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|
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|
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|
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|
||||
|
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string f64mul[] = '{
|
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|
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|
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|
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|
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|
||||
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|
||||
|
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string f128mul[] = '{
|
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|
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|
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|
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|
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|
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};
|
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|
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string f16div[] = '{
|
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|
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|
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|
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|
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|
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|
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|
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string f32div[] = '{
|
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|
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|
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|
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|
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|
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|
||||
|
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string f64div[] = '{
|
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|
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|
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|
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|
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"f64_div_rnm.tv"
|
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|
||||
|
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string f128div[] = '{
|
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|
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|
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|
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|
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|
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|
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string f16sqrt[] = '{
|
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|
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|
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string f32sqrt[] = '{
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|
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|
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|
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|
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string f64sqrt[] = '{
|
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|
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|
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};
|
||||
|
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string f128sqrt[] = '{
|
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|
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|
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|
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};
|
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string f16cmp[] = '{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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string f32cmp[] = '{
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|
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|
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|
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string f64cmp[] = '{
|
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|
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|
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|
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|
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string f128cmp[] = '{
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|
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string f16fma[] = '{
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|
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|
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string f32fma[] = '{
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|
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|
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|
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string f64fma[] = '{
|
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"f64_mulAdd_rne.tv",
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"f64_mulAdd_rnm.tv"
|
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|
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|
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string f128fma[] = '{
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"f128_mulAdd_rz.tv",
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"f128_mulAdd_rd.tv",
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"f128_mulAdd_rnm.tv"
|
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|
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string int64rem[] = '{
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|
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string int64div[] = '{
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|
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string int64remu[] = '{
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string int64divu[] = '{
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string int64remw[] = '{
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|
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|
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string int64remuw[] = '{
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"cvw_64_remuw-01.tv"
|
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|
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string int64divuw[] = '{
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"cvw_64_divuw-01.tv"
|
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|
||||
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string int64divw[] = '{
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"cvw_64_divw-01.tv"
|
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|
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string int32rem[] = '{
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|
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|
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string int32div[] = '{
|
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"cvw_32_div-01.tv"
|
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|
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string int32remu[] = '{
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string int32divu[] = '{
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||||
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