mirror of
https://github.com/openhwgroup/cvw
synced 2025-02-02 17:55:19 +00:00
Update device tree isa format to supported form and add all supported extensions
This commit is contained in:
parent
3c6c997d05
commit
4c338e9fb8
@ -30,9 +30,10 @@
|
|||||||
reg = <0x00>;
|
reg = <0x00>;
|
||||||
status = "okay";
|
status = "okay";
|
||||||
compatible = "riscv";
|
compatible = "riscv";
|
||||||
riscv,isa = "rv64imafdcsu";
|
|
||||||
riscv,isa-base = "rv64i";
|
riscv,isa-base = "rv64i";
|
||||||
riscv,isa-extensions = "i", "m", "a", "f", "d", "c", "sstc", "svinval", "svnapot", "svpbmt", "zba", "zbb", "zbc", "zbs", "zicbom", "zicbop", "zicbopz", "zicntr", "zicsr", "zifencei", "zihpm";
|
riscv,isa-extensions = "i", "m", "a", "f", "d", "c", "sstc", "svadu", "svinval", "svnapot", "svpbmt", "zba", "zbb", "zbc", "zbs", "zca", "zcb", "zcd", "zfa", "zfh", "zkn", "zkt", "zicbom", "zicbop", "zicboz", "zicntr", "zicond", "zicsr", "zifencei", "zihpm",
|
||||||
|
riscv,cbop-block-size = <64>;
|
||||||
|
riscv,cboz-block-size = <64>;
|
||||||
riscv,cbom-block-size = <64>;
|
riscv,cbom-block-size = <64>;
|
||||||
mmu-type = "riscv,sv48";
|
mmu-type = "riscv,sv48";
|
||||||
|
|
||||||
|
@ -30,9 +30,10 @@
|
|||||||
reg = <0x00>;
|
reg = <0x00>;
|
||||||
status = "okay";
|
status = "okay";
|
||||||
compatible = "riscv";
|
compatible = "riscv";
|
||||||
riscv,isa = "rv64imafdcsu";
|
|
||||||
riscv,isa-base = "rv64i";
|
riscv,isa-base = "rv64i";
|
||||||
riscv,isa-extensions = "i", "m", "a", "f", "d", "c", "sstc", "svinval", "svnapot", "svpbmt", "zba", "zbb", "zbc", "zbs", "zicbom", "zicbop", "zicbopz", "zicntr", "zicsr", "zifencei", "zihpm";
|
riscv,isa-extensions = "i", "m", "a", "f", "d", "c", "sstc", "svadu", "svinval", "svnapot", "svpbmt", "zba", "zbb", "zbc", "zbs", "zca", "zcb", "zcd", "zfa", "zfh", "zkn", "zkt", "zicbom", "zicbop", "zicboz", "zicntr", "zicond", "zicsr", "zifencei", "zihpm",
|
||||||
|
riscv,cbop-block-size = <64>;
|
||||||
|
riscv,cboz-block-size = <64>;
|
||||||
riscv,cbom-block-size = <64>;
|
riscv,cbom-block-size = <64>;
|
||||||
mmu-type = "riscv,sv48";
|
mmu-type = "riscv,sv48";
|
||||||
|
|
||||||
|
@ -30,8 +30,11 @@
|
|||||||
reg = <0x00>;
|
reg = <0x00>;
|
||||||
status = "okay";
|
status = "okay";
|
||||||
compatible = "riscv";
|
compatible = "riscv";
|
||||||
riscv,isa = "rv64imafdcsu";
|
riscv,isa-base = "rv64i";
|
||||||
riscv,isa-extensions = "imafdc", "sstc", "svinval", "svnapot", "svpbmt", "zba", "zbb", "zbc", "zbs", "zicbom", "zicbop", "zicbopz", "zicntr", "zicsr", "zifencei", "zihpm";
|
riscv,isa-extensions = "i", "m", "a", "f", "d", "c", "sstc", "svadu", "svinval", "svnapot", "svpbmt", "zba", "zbb", "zbc", "zbs", "zca", "zcb", "zcd", "zfa", "zfh", "zkn", "zkt", "zicbom", "zicbop", "zicboz", "zicntr", "zicond", "zicsr", "zifencei", "zihpm",
|
||||||
|
riscv,cbop-block-size = <64>;
|
||||||
|
riscv,cboz-block-size = <64>;
|
||||||
|
riscv,cbom-block-size = <64>;
|
||||||
mmu-type = "riscv,sv48";
|
mmu-type = "riscv,sv48";
|
||||||
|
|
||||||
interrupt-controller {
|
interrupt-controller {
|
||||||
|
@ -30,8 +30,11 @@
|
|||||||
reg = <0x00>;
|
reg = <0x00>;
|
||||||
status = "okay";
|
status = "okay";
|
||||||
compatible = "riscv";
|
compatible = "riscv";
|
||||||
riscv,isa = "rv64imafdcsu";
|
riscv,isa-base = "rv64i";
|
||||||
riscv,isa-extensions = "svadu";
|
riscv,isa-extensions = "i", "m", "a", "f", "d", "c", "sstc", "svadu", "svinval", "svnapot", "svpbmt", "zba", "zbb", "zbc", "zbs", "zca", "zcb", "zcd", "zfa", "zfh", "zkn", "zkt", "zicbom", "zicbop", "zicboz", "zicntr", "zicond", "zicsr", "zifencei", "zihpm",
|
||||||
|
riscv,cbop-block-size = <64>;
|
||||||
|
riscv,cboz-block-size = <64>;
|
||||||
|
riscv,cbom-block-size = <64>;
|
||||||
mmu-type = "riscv,sv48";
|
mmu-type = "riscv,sv48";
|
||||||
|
|
||||||
interrupt-controller {
|
interrupt-controller {
|
||||||
|
Loading…
Reference in New Issue
Block a user